【题5.14】已知维持阻塞结构D触发器各输入端的电流波形如图P5.14所示，试画出Q、Q’端对应的电流波形。解：依据和Q’的电流波形如图A5.14.【题5.15】已知CMOS边缘触发形式JK触发器各输入端的电流波形如图P5.15所示，试画出Q、Q’端对应的电流波形。解：按照JK触发器逻辑功能的定义和边缘触发形式的动作特性，画出的Q、Q’端电流波形如图A5.15。【题5.16】在脉冲触发T触发器中，已知T、CLK端的电流波形如图P5.16所示，试画出Q、Q’端对应的电流波形。设触发器的初始状态为Q=0。解：按照压波形如图A5.16.。【题5.17】在图P5.17的主从结构JK触发器电路中，已知CLK和输入讯号T的电流波形如图所示，试画出触发器输出端Q和Q’的电流波形。设触发器的起始状态为Q=0。解：将JK触发器的J接在一起作为输入端，就得到了T触发器。根据T触发器的逻辑功能和脉冲触发形式的动作特性，就到得到了图A5.17中Q、Q’端的电流波形。【题5.18】设图P5.18各触发器的初始状态皆为Q=0，试画出在CLK讯号连续作用下各触发器输出端的电流波形。解：按照每位触发器的逻辑功能和触发形式，画出输出端Q的电流波形，如图A5.18。
【题5.19】试写出图P5.19（a）中各电路的次态函数（即Q1*、Q2*、Q3*、Q4*与现态和输入变量之间的函数式），并画出在图P5.19（b）给定讯号的作用下Q1、Q2、Q3、Q4电流波形。假设各触发器的初始状态均为Q=0。解：由图中可写出触发器FF1的驱动多项式为J1=A’；K1=B’将它们代入JK触发器的特点多项式Q*=JQ’+K’Q，得到Q1*=A’Q1’+BQ1触发器FF2的驱动多项式为S2=AB；R2=(A+B)’将它们代入SR触发器的特点多项式Q*=S+R’Q，得到Q2*=AB+(A+B)Q2触发器FF3的驱动多项式为T3=AB，将它代入T触发器的特点多项式Q*=TQ’+T’Q=TQ，于是得到Q3*=（AB）Q3触发器FF4的驱动多项式为D4=AB，将它代入D触发器的特点多项式Q*=D，得到Q4*=AB开始依次按照每位触发器的状态多项式求出它们在CLK讯号作用后应有的次态，就可以画出Q1、Q2、Q3、Q4在一系列CLK讯号作用下的电流波形了，如图A5.19所示。5.20】在图P5.20电路中已知输入讯号uI的电流波形如图所示，试画出与之对应的输出电流uO的波形。触发器为维持阻塞结构，初始状态为Q=0。
（提示：应考虑触发器和异或门的传输延后时间。）uI=0、Q=0时，异或门的输出uO等于0。uI变为高电平之后，uO也弄成高电平。由于uO也是触发器的时钟输入端，所以经过触发器的延后时间后，Q状态；再经过异或门的传输延后时间，uO回到低电平。为此，uO高电平持续时间等于触发器的传输延后时间与异或门的传输延后时间之和。uI从高电平跳变至低电平之后电路的工作过程与上述过程类似。这样就得到了图A5.20的uO电流波形。【题5.21】在图P5.21所示的主从JK触发器电路中，CLK的电流波形如图中所示，试画出Q端对应的电流波形。设触发器的初始状态为Q=0。解：在CLK=1期间主从JK触发器的主触发器接收输入讯号。若此期间出现A=1号，则主触发器被置1，在CLK变为低电平后，从触发器骤然被置1，使输出为Q=1。而当CLK回到高电平之后与非门的输出变为低电平，于是又通过异步置这样我们就得到了图A5.21的波形图。借助这个电路可以监视在CLK=1期间A端是否有高电平讯号输入。假如A端由高电平输入讯号，则Q端给出一个正脉冲；假如A端没有输入讯号，则Q端一直为0。5.22】图P5.22所示是用CMOS边缘触发器和或非门组成的脉冲分频电路。
试画出在一系列CLK脉冲作用下Q1、Q2个CLK脉冲到来之前D1=1、D2=0，CLK上升沿抵达后将两个触发器置成Q1=1、Q2=0。个CLK脉冲到来之前D1=1、D2=1如图所示高级英文，CLK上升沿抵达后Q1=1、Q2=1。个CLK脉冲到来之前D1=0、D2=1，CLK上升沿抵达后Q1=0、Q2=1。但因为Q1的低电平接到了第2个触发器FF2的异步置0端，所以在Q变为0之后立即将FF2置0，于是电路回到了起始状态。据此即可画出Q1和Q2的电流波形。按照Z=（Q1+CLK）’，才能很容易地从Q1和CLK的波形得到了Z的波形了，如图A5.22。【题5.23】图P5.23所示是用维持阻塞结构D触发器组成的脉冲分频电路。试画出在一系列CLK脉冲作用下输出端Y对应的电流波形。设触发器的初始状态均为Q=0。个CLK上升沿抵达前D1=1，所以CLK上升沿抵达后Q1=1。第1个CLK降沿抵达前D2=0，所以CLK增长沿抵达后Q2=0。个CLK上升沿抵达前D1=0，所以CLK上升沿抵达后Q1=0。第2个CLK增长沿抵达前D2=1，所以CLK增长沿抵达后Q2=1。个CLK上升沿抵达前D1=0，所以CLK上升沿抵达后Q1=0。
第3个CLK增长沿抵达前D2=0，所以CLK增长沿抵达后Q2=0，电路又回到了开始的状态。Q1、Q2的电流波形如图A5.23所示。由于Y=（Q1+Q2）’，所以从Q1和Q2的波形就可以画出Y的波形了，如图A5.23所示。【题5.24】试画出图P5.24所示的电路输出端Y、Z的电流波形。输入讯号A和CLK的电流波形如图中所示。设触发器的初始状态均为Q=0。解：按照给定的CLK的电流波形以及边缘触发D触发器的工作特点即可画出Q1端的电流波形。由于两个触发器之间是按移位寄存器接法联接的，所以将Q1的波形右移一个CLK时间如图所示高级英文，就是Q2的电流波形。由图可知Z=（Q1Q2’）’；Y=（Q1’Q2）’从得到的Q1、Q2的波形就得到了图A5.24的电流波形。【题5.25】试画出图P5.25电路输出端Q2的电流波形。输入讯号A和CLK的电流波形与上题相同。假设触发器为主从结构，初始状态均为Q=0。变为高电平时FF1的主触发器被置1，A回到低电平后从触发器置1，使Q1=1。随即到来的CLK增长沿使FF2置1，Q2’变为低电平，于是又将FF1置0。.下一个CLK讯号抵达后，FF2被置0，电路又返回开始时的Q1=Q2=0状态。
由此画得Q2的电流波形如图A5.25所示。【题5.26】试画出图P5.26电路在一系列CLK讯号作用下Q1、Q2、Q3端输出电流的波形。触发器均为边缘触发形式，初始状态为Q=0。解：由于接成了状态，所以每每它们的时钟讯号增长沿到来时都要翻转，即Q*=Q’。据此便可画出Q1、Q2的波形了。而FF3的输入为时，FF3有时钟讯号抵达则状态翻转；而Q2=0时虽然有时钟讯号到来，FF3状态也不改变。FF3的时钟讯号取自Q1，由此便可画出Q3的电流波形了。Q1、Q2、Q3的电流波形如图A5.26所示。【题5.27】试画出图P5.27电路在图中所示CLK、R’D讯号作用下Q1、Q2、Q3的输出电流波形，并说明Q1、Q2、Q3输出讯号的频度与CLK讯号频度之间的关系。解：因为每位触发器都接成了D=Q’，所以Q*=Q’，即每次时钟到来后都要翻转，这样就得到了图A5.27的波形图。由图可见，若输入的CLK频度为fo,则Q1、Q2、Q3输出脉冲的频度依次为1/2fo、1/4fo、1/8fo。【题5.28】设计一个4人抢答逻辑电路。具体要求如下：人再按动按键对电路不起作用。解：见图A5.28。图中A、B、C、D四个按键各由一名参赛者控制，按键J由主持人控任何一个按键首先按下时，对应的触发器被置1，这个触发器的Q’端急剧变为低电平，将与非门G封锁，其余的触发器不再有CLK讯号输入，不可能置1
