大家都知道，制作PCB就是将设计好的原理图变成真正的PCB电路板。 请不要低估这个过程。 有很多东西原则上是可行的，但在项目中却没有实现，或者是别人能实现，但别人却做不到的事情。 因此，制作一块PCB板并不难，但制作一块好的PCB板却不是一件容易的事。
微电子领域的两大难点在于高频信号和弱信号的处理。 对此，PCB制造水平就显得尤为重要。 相同的原理设计、相同的元件、不同人制作的PCB具有相同的特性。 结果不同，那么怎样才能做出好的PCB板呢？
根据往年的经验，我想从以下几个方面谈谈我的想法：
首先要明确设计目标
在接到设计任务时，首先要明确其设计目标，是普通PCB板、高频PCB板、小信号处理PCB板，还是高频小信号处理兼具的PCB板。 如果是普通的PCB板，只要布局布线合理整齐，机械规格准确，如果有中负载线和长线，必须采用一定的手段来处理，以减少负载。
当板上有超过40MHz的信号线时，必须特别考虑此类信号线，如线间噪声等问题。 如果频率较高，对布线的宽度会有更严格的限制。 根据分布参数网络理论，高速电路及其连接之间的相互作用是决定性因素，在系统设计中不可忽视。 随着栅极传输速率的增加，信号线上的阻力也会相应减小，相邻信号线之间的噪声也会成反比减小。 一般高速电路的帧率和散热量也很大。 PCB 应该引起足够的重视。
当板上有毫伏级甚至微伏级的微弱信号时，需要特别小心这条信号线。 因为小信号太弱，特别容易受到其他强信号的干扰。 屏蔽措施通常是必要的。 否则噪音会大大降低。 因此，当有用信号被噪声吞噬时，就无法有效地提取出来。
单板的调试也应该在设计阶段就考虑到。 测试点的数学位置、测试点的隔离度等激励因素不能忽视，因为一些小信号和高频信号无法直接加到探头上进行检测。
据悉，还应考虑其他相关激励措施，例如电路板的层数、所用元件的封装外观以及电路板的机械硬度。 在制作PCB板之前，有必要了解设计的设计目标。
2、了解元器件的功能对布局布线的要求
我们知道，一些特殊器件对于布局和布线有特殊要求，例如LOTI和APH使用的模拟信号放大器。 模拟信号放大器需要稳定的电源和低纹波。 模拟小信号部分应尽量远离功率元件。 在OTI板上，小信号放大部分还专门配备了屏蔽罩，用于屏蔽杂散电磁干扰。
NTOI板上使用的GLINK芯片采用ECL工艺，帧率高且发热严重，布局时必须特别考虑散热问题。 如果采用自然散热，GLINK芯片必须放置在空气流通比较顺畅的地方，并且散发的热量不能对其他芯片产生太大的影响。 如果板上装有扬声器或其他大功率元件，可能会对电源造成严重污染，这一点也应引起足够的重视。
三元组件布局注意事项
考虑元件布局的第一个原因是电气性能。 尽可能将连接紧密的组件放在一起。 特别是对于一些高速线路，在布置电源信号和小信号元件时，需要使其尽可能短。 分开。 在满足电路性能的前提下，还需要考虑元件摆放整齐、美观，以便进行测试。 电路板的机械规格和插头的位置也需要仔细考虑。
高速系统中接地和互连线上的传输延迟时间也是系统设计中首先要考虑的因素。 信号线上的传输时间对整个系统速率影响很大，特别是对于高速ECL电路。 虽然集成电路块本身速率很高，但由于背板上采用普通互连线（每30cm长度约30cm，延迟量为2ns）减少了延迟时间，可以大大降低系统速率。
移位寄存器和同步计数器等同步工作部件最好放在同一块插件板上。 由于时钟信号到不同插卡的传输延迟时间不相等，因此可能会导致移位寄存器出现错误。 对于一块板来说，同步至关重要，从公共时钟源到每个插件板的时钟线必须具有相同的粗细。
四对接线注意事项
随着OTNI和星型光纤网络的设计完成，将会有更多带有高速信号线的板卡需要设计。 这里将介绍高速线路的一些基本概念。
传输线
印刷电路板上的任何“长”信号路径都可以视为传输线。 如果线路的传播延迟时间比信号的上升时间短得多，那么信号上升期间产生的所有反射都将被吞噬。 过冲、反冲和振铃不再存在。 对于目前的大多数MOS电路来说，由于单次传输延迟时间与上升时间的比值要大得多，所以走线可以长达数米，而不会造成信号失真。 用于更快的逻辑电路，特别是超高速ECL。
对于集成电路来说，由于边沿速率较快，如果不采取其他措施，走线的宽度必须大大缩短，以保持信号的完整性。
有两种方法可以使高速电路在相对较长的线路上工作而不会出现严重的波形失真。 TTL 使用肖特基晶闸管钳位快速增长的边沿，从而将过冲钳位到低于地电位的三极管压降。 这减少了先前反冲的幅度，较慢的上升沿允许过冲，但它会被处于电平“H”状态的电路相对较高的输出阻抗（50-80Ω）所衰减。 据悉，由于“H”级状态具有较高的抗干扰能力，因此反冲问题并不是很突出。 对于HCT系列元件，如果采用肖特基晶闸管钳位和串联内阻端接的组合，其改善的功效将更加明显。
当沿信号线存在扇出时，上述 TTL 整形方法在更高的比特率和更快的边沿速率下变得有些不足。 由于线路中存在反射波，它们往往会在低位速下合成，导致信号严重失真，抗干扰能力增强。 因此，为了解决反射问题，ECL系统中一般采用另一种方法：线路阻抗匹配法。 通过这些方式可以控制反射并保证信号完整性。
严格来说，对于边沿速率较慢的传统 TTL 和 CMOS 组件来说，传输线并不是非常必要。 对于边缘速率更快的高速 ECL 元件来说，传输线也并不总是必需的。 当使用传输线时，它们的优点是能够预测线路的信噪比并通过阻抗匹配控制反射和振荡。
1. 决定是否使用输电线路有五个基本原因。 他们是：
(1)系统信号的边沿速度；
(2) 连接距离；
(3) 容性负载（扇出多少）；
(4)内部阻性负载(线路的端接形式)；
(5) 允许反冲率和超调率（交流抗扰度的增加程度）。
2、传输线的几种类型
(1)同轴电缆和双绞线：常用于系统之间的连接。 同轴电缆的特性阻抗一般为50Ω、75Ω，双绞线一般为110Ω。
(2)印制板上的微带线
微带线是通过电介质与接地层隔开的带状导体（信号线）。 只要线路的长度、宽度、距地平面的距离可控，其特性阻抗也是可控的。 微带线的特性阻抗Z0为：
(3)印制板中的带状线
带状线是放置在两个导电平面之间的电介质中间的铜箔线。 如果线路的长度和厚度、介质的介电常数以及两个导电平面之间的距离是可控的，那么线路的特性阻抗也是可控的。 带状线的特性阻抗为：
3. 端接传输线
当线路的接收端端接一个等于线路特性阻抗的电阻时，该传输线称为并联终端连接。 它主要用于获得最佳的电气性能，包括驱动分布式负载。
有时为了节省功耗，会在终端电阻上串联一个104电容，生成交流终端电路，可以有效减少直流损耗。
在驱动器和传输线之间串联一个内阻串联和并联电路图和实物图，并且线路末端不再连接到终端的内阻。 这些端接方法称为串联端接。 较长线路上的过冲和振铃可以通过串联阻尼或串联端接技术来控制。 串联阻尼是通过与驱动门输出串联的小电阻（通常为10至75Ω）来实现的。 这些阻尼振动方法适合与特性阻抗受控制的线路结合使用（例如背板布线、没有接地层的电路板以及大多数绕组线等）。
串联内阻值与电路（驱动器栅极）的输出阻抗之和等于串联终止时传输线的特性阻抗。 串联的缺点是终端只能使用集总负载，传输延迟时间长。 并且，这可以通过使用冗余串联端接传输线来克服。
4.无端接传输线
如果线路延迟时间比信号上升时间短得多，则考虑到往返延迟（信号在传输线上进行一个往返的时间），传输线可以在没有串联端接或并行端接的情况下使用。无端接线 脉冲信号的上升时间较短，因此无端接线引起的反冲约为逻辑摆幅的 15%。 最大开线宽度约为：
Lmax＜tr/2tpd
其中： tr 是上升时间
tpd是单位线路长度的传输延迟时间
5、几种终止方式的比较
并联端子接线和串联端子接线都有各自的优点。 使用哪一种或两者都取决于设计者的爱好和系统要求。 并行端子接线的主要优点是系统速度快，信号在线上传输不失真。 线路上的负载既不会影响驱动线路的驱动栅极的传播延迟时间，也不会影响其信号边沿速率，但会减少信号沿线路的传播延迟时间。 当驱动大扇出时，负载可以通过分支短截线沿着线路分布，而不必像串联终端那样在线路的终端收集负载。
串联端接方法使电路能够驱动多条并行负载线。 串联端子接线的容性负载引起的延迟时间增量大约是相应的并联端子接线的两倍，而短线是由容性负载引起的。 边沿速率减慢串联和并联电路图和实物图，驱动栅极的延迟时间减少，串联端子布线的噪声比并联端子布线的噪声小。 主要原因是沿串联端子接线传输的信号幅度仅为逻辑摆幅的一半。 因此，开关电压仅为并联端开关电压的一半，信号能量小、噪声小。
制作PCB时，选择双面板还是多层板取决于最高工作频率、电路系统的复杂程度以及装配密度的要求。 当时钟频率超过时最好使用多层板。 如果工作频率太高，最好采用聚四氟乙烯作为介质层的印刷电路板，因为它的高频衰减更小，寄生电容更小，传输速率更快。 大而低帧率，印刷电路板的布线需要遵循以下原则：
(1) 所有平行信号线之间的距离应尽可能大，以减少噪声。 如果有两条信号线距离较近，最好在两条线之间走一条接地线，可以起到屏蔽作用。
(2)设计信号传输线时，应避免急转弯，以防止传输线特性阻抗突然变化而引起反射，并尽可能设计成一定规格的均匀弧线。
(3)根据上述微带线和带状线的特性阻抗估算公式可以估算出印制线的长度。 印刷电路板上微带线的特性阻抗通常在50～120Ω之间。 为了获得大的特性阻抗，线宽必须做得很窄，但要做到很细的腰线却并不容易。
考虑到各种激励因素，通常选择68Ω左右的阻抗值比较合适。 由于68Ω的特性阻抗，可以实现延迟时间和帧率之间的最佳平衡。 50Ω的传输线会消耗更多的功率； 较大的阻抗仍可降低功耗，但会增加传输延迟时间。
因为负线电容会导致传输延迟时间的减少和特性阻抗的降低。 但特性阻抗很低的线段单位宽度的固有电容较大，因此传输延迟时间和特性阻抗受负载电容的影响较小。 正确端接的传输线的一个重要特征是短截线中的单个延迟时间应该几乎没有影响。 当Z0为50Ω时。 短枝的粗细必须限制在2.5厘米以内。 以免出现大量响铃。
(4) 对于双面板（或六层四层线）。 电路板两侧的线路应相互垂直，避免互感和主流。
(5)如果印制板上有电压较大的元件，如保险丝、指示灯、扬声器等，最好将它们的相线分开，以减少相线上的噪声。 该线应连接到插板和背板上的独立接地总线，但这条独立的相线也应连接到整个系统的接地点。
(6)如果板上有小信号放大器，放大前的弱信号线应远离强信号线，但布线应尽可能短，如有可能，应用屏蔽线屏蔽。相线。