摘要：为同时完成4个矢量参数的相关检测，反演水面风场，提出了新型数字相关器的设计方式。结合高速数字相关器在数字极化幅射计中的应用，介绍了高速数据取样和相关处理系统。通过两片高速A/D转换器()同步取样东路讯号，取样结果通过公司新一代现场可编程门阵列(FPGA)-芯片作相关运算，相关结果通过并口上传到计算机，详尽介绍了系统各个部份的插口电路和时序控制的设计。系统可以实现东路讯号最高1.5GHz取样率的相关估算。
0序言
海洋表面风场的研究在气象学、海洋学、气候学中有着非常重要的意义。全极化幅射计的新技术特征是，同时使用多路相关技术，对水平和垂直极化讯号进行相关处理，形成反演水面风场模型所需的热阻。修正的矢量可以拿来描述空间中幅射场的二阶统计特点。修正的矢量中的元素以亮温K作为单位，如下式所示。
通过垂直和水平极化两路讯号的相关运算可以得到4个参数。目前应用的极化幅射计，大多用模拟相关器。并且随着对风场检测精度的要求越来越高，模拟加法元件早已满足不了要求。数字极化幅射计是指借助数字相关器来实现两个极化通道的自相关和互相关处理。数字相关器与模拟相关器相比，主要特征是能否用资源换速率，借助超大规模集成电路技术实现全并行宽带数字相关处理。数字相关器对模拟讯号进行取样，之后量化的数据作相关运算。依据乃奎斯特取样定理，取样频度必须小于等于两倍被取样讯号带宽，能够防止信息的损失。这就促使取样电路工作在很高的频度上，对电路的精度和可靠性提出了很高的要求。本文介绍了一种高频高可靠性的讯号取样和相关处理系统。本系统中高速ADC采用NS公司的，它具有高精度和低帧率等优点，可以工作在最高取样率1.5GHz。FPGA芯片具有容积小，集成度高，帧率低等特性。数据接收和相关估算以FPGA为核心完成。
1数字相关器设计方案
讯号采集模块中，两片同时完成东路讯号的取样。ADC输出数据为LVDS模式，单个ADC主频32bit，采用并行输出。采用公司FPGA-实现对2个ADC输出数据的接收和相关运算处理。FPGA还要实现对两个ADC的复位控制，同步复位可以触发两个ADC同步工作。本方案设计中采用高速时钟驱动器对取样时钟进行驱动，确保抵达两路ADC的取样时钟讯号的相位一致性。FPGA估算的相关结果通过并口上传到PC机。系统框图如图1所示。
2ADC及外围电路2.1ADC
ADC采用两片芯片。印度国家半导体公司的高速ADC-[3]是一款高性能的模/数转换芯片，典型帧率1.9W。本数字相关器中，每位通道取样率1.5GHz，8bit帧率，全功率带宽1.7GHz。通过管脚配置设定输入峰峰值为870Mv。ADC上电231个取样时钟周期之后手动校正。
DCLK献给外部元件来锁存数据。DCLK工作在DDR传输模式。ADC内部做1：，输出时钟为取样时钟的二分频。这些方法减少步入FPGA的时钟速度为取样频度的1/4，为高速相关估算提供便捷。OR管脚为高电平，指示输入超出阻值。将OR联接到FPGA并驱动FPGA的外接LED。图2为ADC功能框图。
2.2时钟控制
须要一个差分时钟输入。两个ADC的取样时钟须要严格同步，以达到其幅相一致性的要求。设计中时钟通过时钟驱动分出两路同相差分时钟。ADI公司的高性能时钟驱动芯片输入电平为、LVDS，输出讯号为、LVDS、CMOS电平。采用两路电平输出交流耦合到两片ADC，最高输出1.6GHz频度，如图3所示为其输出端电路。
2.3ADC复位
两个ADC的同步复位是保证ADC同步工作的主要方式。是ADC的复位管脚。一个正脉冲可以复位和同步多片ADC的DCLK输出。复位讯号必须持续4个取样时钟周期以上复位才有效。如图4所示，trpw起码为4个取样时钟周期。由FPGA控制管脚实现对两片ADC的同时复位。恢复时间Tad为3.5ns。
2.4ADC与FPGA插口电路PCB设计
FPGA-是推出的第五代产品，IO口可以接收高达1.25GHz的LVDS输入。每片ADC输出的取样讯号，同步时钟DCLK和取样溢出讯号OR都是LVDS电平传输。LVDS的驱动器由电压源组成，电压一般为3.5mA。当驱动器翻转时，改变了流经端接内阻的电压方向，因而形成有效的逻辑1和逻辑0状态。LVDS具有超高速、低噪音和超低帧率的优点。同时LVDS在走线的布局的时侯须要注意到以下几点。
(1)尽量保持LVDS线的等长和平行，本设计采用4mils宽和宽度的走线，提高了接收器的串扰抑制能力。
(2)高速讯号线在满足条件的情况下，加入端接匹配以降低或清除反射，减少杂讯。
(3)对于微带线和带状线传输，走线高度在低于平面层10mil以内。
(4)多层走线相邻两层腰线尽量互相垂直，或走斜线，大面积的电源层和大面积的基岩要相仿，电源和地之间产生电容，起到混频作用。
(5)确保每一个讯号层相邻一个平面层。传输线将临近的参考平面层作为传输线的第二导体或则称作讯号的返回通道。确保传输线的特点阻抗一致。假如讯号传输特点阻抗一致讯号可以平稳的往前传播，假如阻抗发生变化，讯号中的一部份都会往前反射，讯号传输连续性遭到破坏。
3FPGA设计
-5采用65nm工艺，与前一代相比，速率提升30%，逻辑容量降低65%。同时动态帧率增加了35%。数据以的速度步入FPGA，时钟速度是。为增加数据运算的速率促使FPGA工作愈加稳定，输入的LVDS取样讯号和差分时钟首先通过bufer转化成推挽讯号，此后步入多路复用模块。将取样数据做1：2的demux，即积累两个时间点的取样值再输出到下一个单元。同时须要将输入的控制时钟做二分频。分频的工作由中的DCM时钟驱动模块完成。通过DCM模块除了能对时钟进行同步、移相、分频和外频等变换，但是可以使全局时钟的输出达到无晃动延后。FPGA中高精度相位和频度调节主要是采用IBUFG+DCM+BUFG来实现[7]。IBUFG和BUFG都是FPGA里全局时钟。图5为DCM形成二分频的结构简图，RST是DCM的复位讯号，起码3个输入时钟周期的高电平可以复位DCM。在程序配置之后，设计FPGA手动触发一次RST讯号，此后将放在低电平。
经过demux后的取样值在分频后的时钟驱动下步入乘法器和累加器模块。用FPGA里的IP模块设计8bit宽乘法器，当使用-3级别的芯片时其估算速率最高达到。通过VHDL编程实现48bit宽累加器。通过IP核设计8bit1024同步FIFO。如图6为FPGA中数据流程结构框图。
数据累加10ms(可控制)通过并口输出到PC机。相关结果根据自相关1，自相关2，互相关实部，互相关虚部次序输出。通过状态机编程控制端口输出次序。图7为FPGA中状态机控制输出时序流程图。
4结束语
本文详尽介绍了基于高档FPGA-和高速A/D转换芯片的相关系统设计。和模拟相关器相比，数字相关器没有通道互藕，一致性较好。提出的新型数字相关器可以同时完成4个参数高精度检测，取样量化精度8bits。同时此相关系统速率达到1.5GHz，可以满足1.5.GHz宽带IQ讯号的相关处理。系统还具有容积小，使用灵活和帧率低等特征。整体帧率在15W以内。基于高速ADC和的数字相关器设计方案还可以进一步拓展带宽。随着高速ADC和FPGA芯片的发展，带宽更高的数字相关器可以参考本设计方案，采用相同的结构和FPGA数据处理方式。
摘要：为同时完成4个矢量参数的相关检测，反演水面风场，提出了新型数字相关器的设计方式。结合高速数字相关器在数字极化幅射计中的应用，介绍了高速数据取样和相关处理系统。通过两片高速A/D转换器()同步取样东路讯号，取样结果通过公司新一代现场可编程门阵列(FPGA)-芯片作相关运算，相关结果通过并口上传到计算机，详尽介绍了系统各个部份的插口电路和时序控制的设计。系统可以实现东路讯号最高1.5GHz取样率的相关估算。
0序言
海洋表面风场的研究在气象学、海洋学、气候学中有着非常重要的意义。全极化幅射计的新技术特征是，同时使用多路相关技术，对水平和垂直极化讯号进行相关处理，形成反演水面风场模型所需的热阻。修正的矢量可以拿来描述空间中幅射场的二阶统计特点。修正的矢量中的元素以亮温K作为单位，如下式所示。
通过垂直和水平极化两路讯号的相关运算可以得到4个参数。目前应用的极化幅射计，大多用模拟相关器。并且随着对风场检测精度的要求越来越高，模拟加法元件早已满足不了要求。数字极化幅射计是指借助数字相关器来实现两个极化通道的自相关和互相关处理。数字相关器与模拟相关器相比，主要特征是能否用资源换速率，借助超大规模集成电路技术实现全并行宽带数字相关处理。数字相关器对模拟讯号进行取样，之后量化的数据作相关运算。依据乃奎斯特取样定理，取样频度必须小于等于两倍被取样讯号带宽，能够防止信息的损失。这就促使取样电路工作在很高的频度上，对电路的精度和可靠性提出了很高的要求。本文介绍了一种高频高可靠性的讯号取样和相关处理系统。本系统中高速ADC采用NS公司的，它具有高精度和低帧率等优点，可以工作在最高取样率1.5GHz。FPGA芯片具有容积小，集成度高，帧率低等特性。数据接收和相关估算以FPGA为核心完成。
1数字相关器设计方案
讯号采集模块中，两片同时完成东路讯号的取样。ADC输出数据为LVDS模式信号与信息处理，单个ADC主频32bit，采用并行输出。采用公司FPGA-实现对2个ADC输出数据的接收和相关运算处理。FPGA还要实现对两个ADC的复位控制，同步复位可以触发两个ADC同步工作。本方案设计中采用高速时钟驱动器对取样时钟进行驱动，确保抵达两路ADC的取样时钟讯号的相位一致性。FPGA估算的相关结果通过并口上传到PC机。系统框图如图1所示。
2ADC及外围电路2.1ADC
ADC采用两片芯片。印度国家半导体公司的高速ADC-[3]是一款高性能的模/数转换芯片，典型帧率1.9W。本数字相关器中，每位通道取样率1.5GHz信号与信息处理，8bit帧率，全功率带宽1.7GHz。通过管脚配置设定输入峰峰值为870Mv。ADC上电231个取样时钟周期之后手动校正。
DCLK献给外部元件来锁存数据。DCLK工作在DDR传输模式。ADC内部做1：，输出时钟为取样时钟的二分频。这些方法减少步入FPGA的时钟速度为取样频度的1/4，为高速相关估算提供便捷。OR管脚为高电平，指示输入超出阻值。将OR联接到FPGA并驱动FPGA的外接LED。图2为ADC功能框图。
2.2时钟控制
须要一个差分时钟输入。两个ADC的取样时钟须要严格同步，以达到其幅相一致性的要求。设计中时钟通过时钟驱动分出两路同相差分时钟。ADI公司的高性能时钟驱动芯片输入电平为、LVDS，输出讯号为、LVDS、CMOS电平。采用两路电平输出交流耦合到两片ADC，最高输出1.6GHz频度，如图3所示为其输出端电路。
2.3ADC复位
两个ADC的同步复位是保证ADC同步工作的主要方式。是ADC的复位管脚。一个正脉冲可以复位和同步多片ADC的DCLK输出。复位讯号必须持续4个取样时钟周期以上复位才有效。如图4所示，trpw起码为4个取样时钟周期。由FPGA控制管脚实现对两片ADC的同时复位。恢复时间Tad为3.5ns。
2.4ADC与FPGA插口电路PCB设计
FPGA-是推出的第五代产品，IO口可以接收高达1.25GHz的LVDS输入。每片ADC输出的取样讯号，同步时钟DCLK和取样溢出讯号OR都是LVDS电平传输。LVDS的驱动器由电压源组成，电压一般为3.5mA。当驱动器翻转时，改变了流经端接内阻的电压方向，因而形成有效的逻辑1和逻辑0状态。LVDS具有超高速、低噪音和超低帧率的优点。同时LVDS在走线的布局的时侯须要注意到以下几点。
(1)尽量保持LVDS线的等长和平行，本设计采用4mils宽和宽度的走线，提高了接收器的串扰抑制能力。
(2)高速讯号线在满足条件的情况下，加入端接匹配以降低或清除反射，减少杂讯。
(3)对于微带线和带状线传输，走线高度在低于平面层10mil以内。
(4)多层走线相邻两层腰线尽量互相垂直，或走斜线，大面积的电源层和大面积的基岩要相仿，电源和地之间产生电容，起到混频作用。
(5)确保每一个讯号层相邻一个平面层。传输线将临近的参考平面层作为传输线的第二导体或则称作讯号的返回通道。确保传输线的特点阻抗一致。假如讯号传输特点阻抗一致讯号可以平稳的往前传播，假如阻抗发生变化，讯号中的一部份都会往前反射，讯号传输连续性遭到破坏。
3FPGA设计
-5采用65nm工艺，与前一代相比，速率提升30%，逻辑容量降低65%。同时动态帧率增加了35%。数据以的速度步入FPGA，时钟速度是。为增加数据运算的速率促使FPGA工作愈加稳定，输入的LVDS取样讯号和差分时钟首先通过bufer转化成推挽讯号，此后步入多路复用模块。将取样数据做1：2的demux，即积累两个时间点的取样值再输出到下一个单元。同时须要将输入的控制时钟做二分频。分频的工作由中的DCM时钟驱动模块完成。通过DCM模块除了能对时钟进行同步、移相、分频和外频等变换，但是可以使全局时钟的输出达到无晃动延后。FPGA中高精度相位和频度调节主要是采用IBUFG+DCM+BUFG来实现[7]。IBUFG和BUFG都是FPGA里全局时钟。图5为DCM形成二分频的结构简图，RST是DCM的复位讯号，起码3个输入时钟周期的高电平可以复位DCM。在程序配置之后，设计FPGA手动触发一次RST讯号，此后将放在低电平。
经过demux后的取样值在分频后的时钟驱动下步入乘法器和累加器模块。用FPGA里的IP模块设计8bit宽乘法器，当使用-3级别的芯片时其估算速率最高达到。通过VHDL编程实现48bit宽累加器。通过IP核设计8bit1024同步FIFO。如图6为FPGA中数据流程结构框图。
数据累加10ms(可控制)通过并口输出到PC机。相关结果根据自相关1，自相关2，互相关实部，互相关虚部次序输出。通过状态机编程控制端口输出次序。图7为FPGA中状态机控制输出时序流程图。
4结束语
本文详尽介绍了基于高档FPGA-和高速A/D转换芯片的相关系统设计。和模拟相关器相比，数字相关器没有通道互藕，一致性较好。提出的新型数字相关器可以同时完成4个参数高精度检测，取样量化精度8bits。同时此相关系统速率达到1.5GHz，可以满足1.5.GHz宽带IQ讯号的相关处理。系统还具有容积小，使用灵活和帧率低等特征。整体帧率在15W以内。基于高速ADC和的数字相关器设计方案还可以进一步拓展带宽。随着高速ADC和FPGA芯片的发展，带宽更高的数字相关器可以参考本设计方案，采用相同的结构和FPGA数据处理方式。