高速电路设计是一个十分复杂的设计过程，在进行高速电路设计时有多个诱因须要加以考虑，这种诱因有时互相对立。如高速元件布局时位置紧靠，虽可以降低延时，但可能形成驻波和明显的热效应。因而在设计中，需权衡各诱因，作出全面的折衷考虑；既满足设计要求，又增加设计复杂度。本文从PCB的布线、布局及高速PCB的设计三个部份进行剖析，介绍高速PCB的可控性与电磁兼容性设计。
第一篇PCB布线
在PCB设计中，布线是完成产品设计的重要步骤，可以说上面的打算工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，方法最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方法也有两种：手动布线及交互式布线，在手动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避开相邻平行，以免形成反射干扰。必要时应加相线隔离，两相邻层的布线要相互垂直，平行容易形成寄生耦合。
手动布线的布通率，依赖于良好的布局电阻串联和并联的算法视频，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数量、步进的数量等。通常先进行探求式布纬线，快速地把短线连通，之后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以依照须要断掉已布的线。并试着重新再布线，以改进总体疗效。
对目前肥城度的PCB设计已觉得到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了过孔和埋孔技术，它除了完成了导通孔的作用，还省出许多布线通道使布线过程完成得愈加便捷，愈发流畅，更为健全，PCB板的设计过程是一个复杂而又简单的过程，要想挺好地把握它，还需广大电子工程设计人员去自已感受，就能得到其中的精髓。
1电源、地线的处理
即使在整个PCB板中的布线完成得都挺好，但因为电源、地线的考虑不周到而造成的干扰，会使产品的性能增长，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所形成的噪声干扰降到最低限度，以保证产品的质量。
对每位从事电子产品设计的工程人员来说都明白相线与电源线之间噪声所形成的缘由，现只对减少式抑制噪声作以叙述：
（1）众所周知的是在电源、地线之间加起来耦电容。
（2）尽量加宽电源、地线长度，最好是相线比电源线宽，它们的关系是：相线＞电源线＞讯号线，一般讯号线宽为：0.2～0.3mm,最经细长度可达0.05～0.07mm,电源线为1.2～2.5mm对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用(模拟电路的地不能这样使用)
（3）用大面积铜层作相线用,在印制板上把没被用上的地方都与地相联接作为相线用。或是弄成多层板，电源，相线各占用一层。
2数字电路与模拟电路的共地处理
现今有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混和构成的。因而在布线时就须要考虑它们之间相互干扰问题，非常是相线上的噪声干扰。
数字电路的频度高，模拟电路的敏感度强，对讯号线来说，高频的讯号线尽可能远离敏感的模拟电路元件，对相线来说，整蛊PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界联接的插口处（如插座等）。数字地与模拟地有一点短接，请注意，只有一个联接点。也有在PCB上不共地的，这由系统设计来决定。
3讯号线在在电（地）层的布线处理
讯号线布在电（地）层上在多层印制板布线时，因为在讯号线层没有布完的线剩下早已不多，再多加层数都会导致浪费也会给生产降低一定的工作量，成本也相应降低了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是基岩。由于最好是保留岩体的完整性。
4大面积导体中联接腿的处理
在大面积的接地（电）中，常用元元件的腿与其联接，对联接腿的处理须要进行综合的考虑，就电气性能而言，器件腿的螺孔与铜面满接为好，但对器件的点焊装配就存在一些不良隐患如：①焊接须要大功率加热器。②容易导致漏光点。所以兼具电气性能与工艺须要，弄成十字花过孔，称之为热隔离（heat）也称热过孔（），这样，可使在点焊时因截面过于散热而形成漏光点的可能性大大降低。多层板的接电（地）层腿的处理相同。
5布线中网路系统的作用
在许多CAD系统中，布线是根据网路系统决定的。网格过密，通路其实有所降低，但步进太小，图场的数据量过大，这必然对设备的存储空间有更高的要求，同时也对象计算机类电子产品的运算速率有极大的影响。而有些通路是无效的，如被器件腿的螺孔占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个明暗合理的网格系统来支持布线的进行。
标准元元件双脚之间的距离为0.1英寸(2.54mm),所以网格系统的基础通常就定为0.1英寸(2.54mm)或大于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
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6设计规则检测（DRC）
布线设计完成后，需认真复查布线设计是否符合设计者所制订的规则，同时也需确认所制订的规则是否符合印制板生产工艺的需求，通常检测有如下几个方面：
（1）线与线，线与器件螺孔，线与贯通孔，器件过孔与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
（2）电源线和相线的长度是否合适，电源与相线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让相线加宽的地方。
（3）对于关键的讯号线是否采取了最佳举措，如厚度最短，加保护线，输入线及输出线被显著地分开。
（4）模拟电路和数字电路部份，是否有各自独立的相线。
（5）后加在PCB中的图形（如图标、注标）是否会导致讯号漏电。
（6）对一些不理想的线形进行更改。
（7）在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊规格是否合适，字符标志是否压在元件过孔上，以免影响电装质量。
（8）多层板中的电源岩体的外框边沿是否缩小，如电源岩体的铜带漏出板外容易导致漏电。
第二篇PCB布局
在设计中，布局是一个重要的环节。布局结果的优劣将直接影响布线的疗效，因而可以这样觉得，合理的布局是PCB设计成功的第一步。
布局的形式分两种，一种是交互式布局，另一种是手动布局，通常是在手动布局的基础上用交互式布局进行调整，在布局时还可依据走线的情况隔壁电路进行再分配，将两个门电路进行交换，使其成为以便布线的最佳布局。在布局完成后，还可对设计文件及有关信息进行返回标明于原理图，致使PCB板中的有关信息与原理图相一致，便于在今后的建卡、更改设计能同步上去,同时对模拟的有关信息进行更新，致使能对电路的电气性能及功能进行板级验证。
1考虑整体美观
一个产品的成功与否，一是要重视内在质量，二是兼具整体的美观，二者都较完美才会觉得该产品是成功的。在一个PCB板上，器件的布局要求要均衡，明暗有序，不能头重脚轻或一头沉。
2布局的检测
印制板规格是否与加工图纸规格相符？能够符合PCB制造工艺要求？有无定位标记？
器件在二维、三维空间上有无冲突？
器件布局是否明暗有序，排列整齐？是否全部布完？
需时常更换的器件能够便捷的更换？插件板插入设备是否便捷？
热敏器件与发热器件之间是否有适当的距离？
调整可调器件是否便捷？
在须要散热的地方，装了散热器没有？空气流是否通畅？
讯号流程是否顺畅且互连最短？
插座、插座等与机械设计是否矛盾？
线路的干扰问题是否有所考虑？
第三篇高速PCB设计
（一）、电子系统设计所面临的挑战
随着系统设计复杂性和集成度的大规模提升，电子系统设计师们正在从事以上的电路设计，总线的工作频度也早已达到或则超过50MHZ，有的甚至超过。目前约50%的设计的时钟频度超过50MHz，将近20%的设计显存超过。
当系统工作在50MHz时，将形成传输线效应和讯号的完整性问题；而当系统时钟达到时，除非使用高速电路设计知识，否则基于传统方式设计的PCB将难以工作。因而，高速电路设计技术早已成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，能够实现设计过程的可控性。
（二）、什么是高速电路
一般觉得假如数字逻辑电路的频度达到或则超过45MHZ~50MHZ，但是工作在这个频度之上的电路早已占到了整个电子系统一定的分量（例如说１／３），就称为高速电路。
实际上电阻串联和并联的算法视频，讯号边缘的纹波频度比讯号本身的频度高，是讯号快速变化的上升沿与增长沿（或称讯号的跳变）引起了讯号传输的非预期结果。为此，一般约定倘若线传播延时小于1/2数字讯号驱动端的上升时间，则觉得这种讯号是高速讯号并形成传输线效应。
讯号的传递发生在讯号状态改变的顿时，如上升或增长时间。讯号从驱动端到接收端经过一段固定的时间，假如传输时间大于1/2的上升或增长时间，这么来自接收端的反射讯号将在讯号改变状态之前抵达驱动端。反之，反射讯号将在讯号改变状态以后抵达驱动端。假如反射讯号很强，叠加的波形就有可能会改变逻辑状态。
（三）、高速讯号的确定
前面我们定义了传输线效应发生的前提条件，然而怎样获知线延时是否小于1/2驱动端的讯号上升时间？通常地，讯号上升时间的典型值可通过元件指南给出，而讯号的传播时间在PCB设计中由实际布线厚度决定。右图为讯号上升时间和容许的布线宽度(延时)的对应关系。
PCB板上每单位英寸的延时为0.167ns.。并且，假如盲孔多，元件管脚多，网线上设置的约束多，延时将减小。一般高速逻辑元件的讯号上升时间大概为0.2ns。假如板上有GaAs芯片，则最大布线宽度为7.62mm。
设Tr为讯号上升时间，Tpd为讯号线传播延时。假如Tr≥4Tpd，讯号落在安全区域。假如2Tpd≥Tr≥4Tpd，讯号落在不确定区域。假如Tr≤2Tpd，讯号落在问题区域。对于落在不确定区域及问题区域的讯号，应当使用高速布线方式。
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（四）、什么是传输线
PCB板上的走线可等效为右图所示的串联和并联的电容、电阻和电感结构。串联内阻的典型值0.25-0.55ohms/foot，由于绝缘层的缘故，并联内阻电阻一般很高。将寄生内阻、电容和电感加到实际的PCB连线中以后，连线上的最终阻抗称为特点阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特点阻抗就越小。假如传输线和接收端的阻抗不匹配，这么输出的电压讯号和讯号最终的稳定状态将不同，这就导致讯号在接收端形成反射，这个反射讯号将传回信号发射端并再度反射回去。随着能量的减缓反射讯号的幅度将减少，直至讯号的电流和电流达到稳定。这些效应被称为振荡，讯号的振荡在讯号的上升沿和增长沿常常可以见到。
（五）、传输线效应
基于上述定义的传输线模型，归纳上去，传输线会对整个电路设计带来以下效应。
5.1反射讯号
假如一根走线没有被正确终结(终端匹配)，这么来自于驱动端的讯号脉冲在接收端被反射，因而引起不预期效应，使讯号轮廓失真。当失真变型十分明显时可引起多种错误，导致设计失败。同时，失真变型的讯号对噪音的敏感性降低了，也会导致设计失败。假如上述情况没有被足够考虑，EMI将明显降低，这就不单单影响自身设计结果，就会导致整个系统的失败。反射讯号形成的主要缘由：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。
5.2延时和时序错误
讯号延时和时序错误表现为：讯号在逻辑电平的高与低门限之间变化时保持一段时间讯号不跳变。过多的讯号延时可能造成时序错误和元件功能的混乱。一般在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。讯号延时形成的缘由：驱动过载，走线过长。
5.3多次跨越逻辑电平门限错误
讯号在跳变的过程中可能多次跨越逻辑电平门限因而造成这一类型的错误。多次跨越逻辑电平门限错误是讯号振荡的一种特殊的方式，即讯号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会造成逻辑功能衰弱。反射讯号形成的缘由：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。
5.4过冲与下冲
过冲与下冲来始于走线过长或则讯号变化太快两方面的诱因。其实大多数器件接收端有输入保护晶闸管保护，但有时这种过冲电平会远远超过器件电源电流范围，毁坏元元件。
5.5杂讯
杂讯表现为在一根讯号线上有讯号通过时，在PCB板上与之相邻的讯号线上都会感应出相关的讯号，我们称之为频域。讯号线距离相线越近，线宽度越大，形成的杂讯讯号越小。异步讯号和时钟讯号更容易形成驻波。因而解拥塞的方式是移开发生拥塞的讯号或屏蔽被严重干扰的讯号。
5.6电磁幅射
EMI(-)即电磁干扰，形成的问题包含过量的电磁幅射及对电磁幅射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境幅射电磁波，进而干扰周围环境中电子设备的正常工作。它形成的主要诱因是电路工作频度太高以及布局布线不合理。目前已有进行EMI仿真的软件工具，但EMI仿真器都很高昂，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的确切性和实用性。最一般的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。
（六）、避免传输线效应的方式
针对上述传输线问题所引入的影响，我们从以下几方面说说控制这种影响的方式。
6.1严格控制关键网线的走线宽度
假如设计中有高速跳变的边缘，就必须考虑到在PCB板上存在传输线效应的问题。现今普遍使用的很高时钟频度的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：假若采用CMOS或TTL电路进行设计，工作频度大于10MHz，布线厚度应不小于7英寸。工作频度在50MHz布线厚度应不小于1.5英寸。假如工作频度达到或超过75MHz布线厚度应在1英寸。对于GaAs芯片最大的布线厚度应为0.3英寸。若果超过这个标准，就存在传输线的问题。
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6.2合理规划走线的拓扑结构
解决传输线效应的另一个方式是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线次序及布线结构。当使用高速逻辑元件时，除非走线分支宽度保持很短，否则边缘快速变化的讯号将被讯号主干走线上的分支走线所扭曲。一般情形下，PCB走线采用两种基本拓扑结构，即菊花链(DaisyChain)布线和星形(Star)分布。
对于菊花链布线，布线从驱动端开始，依次抵达各接收端。假如使用串联内阻来改变讯号特点，串联内阻的位置应当靠近驱动端。在控制走线的高次纹波干扰方面，菊花链走线疗效最好。但这些走线形式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支宽度尽可能短，安全的宽度值应当是：StubDelay